电子工程专辑

设计不是凑波形：FPGA中的FIFO

实际使用中，可编程满的信号（XILINX 的FIFO）较为常用，ALTERA的FIFO中，可以通过写深度（即写入多少的数据值）来构造其可编程满信号。通过配置threshold（门限）的值可以设定可编程满起效时的FIFO深度。 上图所示为FIFO的模型，可以看做一个漏桶模型，其中输入 ...
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FPGA集成数据缓冲器与分离FIFO或多端口存储器的比较

对于那些时钟频率低于100 MHz、存储器密度低于512K数据缓冲应用来说，将该设计集成到一个单 FPGA中常常能够提供最理想的解决方案。然而，随着缓冲存储器的需求增长和时钟频率的增加，设计者会发现采用分立 FIFO和多端口存储器的高性能和低成本特性将会 ...
EDN

Building an FPGA FIFO without using logic resources

Today, FPGA designers are using these flexible devices to perform everything from simple glue logic tasks to implementing complicated system on a chip (SoC) functions. The efficiency and ease of ...